MC14081.pdf part of Motorola MC14081 MC14081.pdf, CMOS Logic text manual preview

Text preview for : MC14081.pdf part of Motorola MC14081 CMOS Logic

Back to : MC14081.pdf | Home

MOTOROLA

SEMICONDUCTOR TECHNICAL DATA

B-Suffix Series CMOS Gates
The B Series logic gates are constructed with P and N channel enhancement mode devices in a single monolithic structure (Complementary MOS). Their primary use is where low power dissipation and/or high noise immunity is desired. Ї Supply Voltage Range = 3.0 Vdc to 18 Vdc Ї All Outputs Buffered Ї Capable of Driving Two Lowґpower TTL Loads or One Lowґpower Schottky TTL Load Over the Rated Temperature Range. Ї Double Diode Protection on All Inputs Except: Triple Diode Protection on MC14011B and MC14081B Ї PinґforґPin Replacements for Corresponding CD4000 Series B Suffix Devices (Exceptions: MC14068B and MC14078B)

Quad 2-Input NOR Gate Dual 4-Input NOR Gate Quad 2-Input NAND Gate Dual 4-Input NAND Gate Triple 3-Input NAND Gate Triple 3-Input NOR Gate 8-Input NAND Gate Quad 2-Input OR Gate Dual 4-Input OR Gate Triple 3-Input AND Gate Triple 3-Input OR Gate 8-Input NOR Gate Quad 2-Input AND Gate Dual 4-Input AND Gate

MC14001B MC14002B MC14011B MC14012B MC14023B MC14025B MC14068B MC14071B MC14072B MC14073B MC14075B MC14078B MC14081B MC14082B

L SUFFIX CERAMIC CASE 632

P SUFFIX PLASTIC CASE 646

D SUFFIX SOIC CASE 751A

ORDERING INFORMATION
MC14XXXBCP MC14XXXBCL MC14XXXBD Plastic Ceramic SOIC

ннннннннннннннннннннн н н н ннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн ннннннннннннннннннн н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн ннннннннннннннннннн н н ннннннннннннннннннннн ннннннннннннннннннн н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н ннннннннннннннннннннн нннннннннннннннннн н н ннннннннннннннннннннн нннн ннннннннннннннннннннн н н ннннннннннннннннннннн
TA = ґ 55╟ to 125╟C for all packages.

MAXIMUM RATINGS* (Voltages Referenced to VSS)
Symbol VDD Parameter DC Supply Voltage

Value

Unit V V

ґ 0.5 to + 18.0 ╠ 10 500

Vin, Vout lin, lout PD

Input or Output Voltage (DC or Transient)

ґ 0.5 to VDD + 0.5

Input or Output Current (DC or Transient), per Pin Power Dissipation, per Package Storage Temperature

mA

mW

Tstg

ґ 65 to + 150

_C

TL Lead Temperature (8ґSecond Soldering) 260 _C * Maximum Ratings are those values beyond which damage to the device may occur. Temperature Derating: Plastic "P and D/DW" Packages: ґ 7.0 mW/_C From 65_C To 125_C Ceramic "L" Packages: ґ 12 mW/_C From 100_C To 125_C This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated voltages to this high-impedance circuit. For proper operation, Vin and Vout should be constrained to the range VSS (Vin or Vout) VDD. Unused inputs must always be tied to an appropriate logic voltage level (e.g., either VSS or VDD). Unused outputs must be left open.

REV 3 1/94

╘MOTOROLA CMOS LOGIC DATA Motorola, Inc. 1995

MC14001B 7

LOGIC DIAGRAMS
NOR MC14001B Quad 2ґInput NOR Gate
1 2

NAND MC14011B Quad 2ґInput NAND Gate
1 2 5 6 8 9 12 13

OR MC14071B Quad 2ґInput OR Gate
1 2 5 6 8 9 12 13

AND MC14081B Quad 2ґInput AND Gate
1 2 5 6 8 9 12 13

3

3

3

3

2 INPUT

5 6 8 9 12 13

4

4

4

4

10

10

10

10

11

11

11

11

MC14025B Triple 3ґInput NOR Gate
1 2 8 3 4 5 11 12 13 9

MC14023B Triple 3ґInput NAND Gate
1 2 8 3 4 5 11 12 13 9

MC14075B Triple 3ґInput OR Gate
1 2 8 3 4 5 11 12 13 9

MC14073B Triple 3ґInput AND Gate
1 2 8 3 4 5 11 12 13 9

3 INPUT

6

6

6

6

10

10

10

10

MC14002B Dual 4ґInput NOR Gate
2 3 4 5 9 10 11 12

MC14012B Dual 4ґInput NAND Gate
2 3 4 5 9 10 11 12

MC14072B Dual 4ґInput OR Gate
2 3 4 5 9 10 11 12

MC14082B Dual 4ґInput AND Gate
2 3 4 5 9 10 11 12

4 INPUT

1

1

1

1

13 NC = 6, 8

13 NC = 6, 8

13 NC = 6, 8

13 NC = 6, 8

MC14078B 8ґInput NOR Gate
2 3 4 5 9 10 11 12 2 3 4 5 9 10 11 12

MC14068B 8ґInput NAND Gate
VDD = PIN 14 VSS = PIN 7 FOR ALL DEVICES 13

8 INPUT

13

NC = 6, 8

NC = 6, 8

MC14001B 8

MOTOROLA CMOS LOGIC DATA

PIN ASSIGNMENTS
MC14001B Quad 2ґInput NOR Gate
IN 1A IN 2A OUTA OUTB IN 1B IN 2B VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 2D IN 1D OUTD OUTC IN 2C IN 1C

MC14002B Dual 4ґInput NOR Gate
OUTA IN 1A IN 2A IN 3A IN 4A NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUTB IN 4B IN 3B IN 2B IN 1B NC

MC14011B Quad 2ґInput NAND Gate
IN 1A IN 2A OUTA OUTB IN 1B IN 2B VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 2D IN 1D OUTD OUTC IN 2C IN 1C

MC14012B Dual 4ґInput NAND Gate
OUTA IN 1A IN 2A IN 3A IN 4A NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUTB IN 4B IN 3B IN 2B IN 1B NC

MC14023B Triple 3ґInput NAND Gate
IN 1A IN 2A IN 1B IN 2B IN 3B OUTB VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 3C IN 2C IN 1C OUTC OUTA IN 3A

MC14025B Triple 3ґInput NOR Gate
IN 1A IN 2A IN 1B IN 2B IN 3B OUTB VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 3C IN 2C IN 1C OUTC OUTA IN 3A

MC14068B 8ґInput NAND Gate
NC IN 1 IN 2 IN 3 IN 4 NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUT IN 8 IN 7 IN 6 IN 5 NC

MC14071B Quad 2ґInput OR Gate
IN 1A IN 2A OUTA OUTB IN 1B IN 2B VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 2D IN 1D OUTD OUTC IN 2C IN 1C

MC14072B Dual 4ґInput OR Gate
OUTA IN 1A IN 2A IN 3A IN 4A NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUTB IN 4B IN 3B IN 2B IN 1B NC

MC14073B Triple 3ґInput AND Gate
IN 1A IN 2A IN 1B IN 2B IN 3B OUTB VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 3C IN 2C IN 1C OUTC OUTA IN 3A

MC14075B Triple 3ґInput OR Gate
IN 1A IN 2A IN 1B IN 2B IN 3B OUTB VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 3C IN 2C IN 1C OUTC OUTA IN 3A

MC14078B 8ґInput NOR Gate
NC IN 1 IN 2 IN 3 IN 4 NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUT IN 8 IN 7 IN 6 IN 5 NC

MC14081B Quad 2ґInput AND Gate
IN 1A IN 2A OUTA OUTB IN 1B IN 2B VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD IN 2D IN 1D OUTD OUTC IN 2C IN 1C

MC14082B Dual 4ґInput AND Gate
OUTA IN 1A IN 2A IN 3A IN 4A NC VSS 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD OUTB IN 4B IN 3B IN 2B IN 1B NC NC = NO CONNECTION

MOTOROLA CMOS LOGIC DATA

MC14001B 9

нннннннннннннннннннннннннннннннннн н н н н нннннннннннннннннннннннннннннннннн н н н н нннннннннннннннннннннннннннннннннн н н н н ннн н н н н нннннннннннннннннннннннннннннннннн н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н н н н нннннннннннннннннннннннннннннннннн н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн н н н н н н н н н н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн н н н н н н н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннн нннн н ннн ннннннннннннннннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н н н н н н н н ннннн нннннн нннн н н н н н н н н н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн
** The formulas given are for the typical characteristics only at 25_C. To calculate total supply current at loads other than 50 pF: #Data labelled "Typ" is not to be used for design purposes but is intended as an indication of the IC's potential performance.

IT(CL) = IT(50 pF) + (CL ґ 50) Vfk where: IT is in ╣A (per package), CL in pF, V = (VDD ґ VSS) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised gates per package.

ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)

Total Supply Current** (Dynamic plus Quiescent, Per Gate, CL = 50 pF)

Quiescent Current (Per Package)

Input Capacitance (Vin = 0)

Input Current

Output Drive Current (VOH = 2.5 Vdc) (VOH = 4.6 Vdc) (VOH = 9.5 Vdc) (VOH = 13.5 Vdc)

Input Voltage "0" Level (VO = 4.5 or 0.5 Vdc) (VO = 9.0 or 1.0 Vdc) (VO = 13.5 or 1.5 Vdc)

Output Voltage Vin = VDD or 0

MC14001B 10
(VO = 0.5 or 4.5 Vdc) (VO = 1.0 or 9.0 Vdc) (VO = 1.5 or 13.5 Vdc) Vin = 0 or VDD (VOL = 0.4 Vdc) (VOL = 0.5 Vdc) (VOL = 1.5 Vdc) Characteristic "1" Level "1" Level "0" Level Source Sink Symbol VOH VOL IOH IDD VIH IOL Cin VIL Iin IT VDD Vdc 5.0 10 15 5.0 10 15 5.0 10 15 5.0 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 15 -- ґ 3.0 ґ 0.64 ґ 1.6 ґ 4.2 4.95 9.95 14.95 0.64 1.6 4.2 Min 3.5 7.0 11 -- -- -- -- -- -- -- -- -- -- -- ґ 55_C ╠ 0.1 0.25 0.5 1.0 0.05 0.05 0.05 Max 1.5 3.0 4.0 -- -- -- -- -- -- -- -- -- -- -- -- -- -- ґ 2.4 ґ 0.51 ґ 1.3 ґ 3.4 4.95 9.95 14.95 0.51 1.3 3.4 Min 3.5 7.0 11 -- -- -- -- -- -- -- -- -- -- -- ╠ 0.00001 0.0005 0.0010 0.0015 ґ 4.2 ґ 0.88 ґ 2.25 ґ 8.8 Typ # 25_C 0.88 2.25 8.8 2.75 5.50 8.25 2.25 4.50 6.75 5.0 5.0 10 15 0 0 0

IT = (0.3 ╣A/kHz) f + IDD/N IT = (0.6 ╣A/kHz) f + IDD/N IT = (0.9 ╣A/kHz) f + IDD/N

MOTOROLA CMOS LOGIC DATA
╠ 0.1 0.25 0.5 1.0 0.05 0.05 0.05 Max 7.5 1.5 3.0 4.0 -- -- -- -- -- -- -- -- -- -- -- -- -- ґ 1.7 ґ 0.36 ґ 0.9 ґ 2.4 4.95 9.95 14.95 0.36 0.9 2.4 Min 3.5 7.0 11 -- -- -- -- -- -- -- -- -- -- -- 125_C ╠ 1.0 0.05 0.05 0.05 Max 7.5 15 30 1.5 3.0 4.0 -- -- -- -- -- -- -- -- -- -- -- -- -- -- mAdc mAdc ╣Adc ╣Adc ╣Adc Unit Vdc Vdc Vdc Vdc pF

нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н ннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н ннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н н н н н нннннннннннннннннннннннннннннннннн н н н н н н ннн н н н н н н нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нннннннннннннннн нннннннннннннннннннннннннннннннннн н н н н нннннннннннннннннннннннннннннннннн н н н н н н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн ннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н н н н нннннннннннннннннннннннннннннннннн
BґSERIES GATE SWITCHING TIMES
SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25_C)
Characteristic Symbol tTLH VDD Vdc Min -- -- -- -- -- -- Typ # 100 50 40 100 50 40 Max 200 100 80 200 100 80 Unit ns Output Rise Time, All BґSeries Gates tTLH = (1.35 ns/pF) CL + 33 ns tTLH = (0.60 ns/pF) CL + 20 ns tTLH = (0.40 ns/PF) CL + 20 ns Output Fall Time, All BґSeries Gates tTHL = (1.35 ns/pF) CL + 33 ns tTHL = (0.60 ns/pF) CL + 20 ns tTHL = (0.40 ns/pF) CL + 20 ns 5.0 10 15 5.0 10 15 tTHL ns Propagation Delay Time MC14001B, MC14011B only tPLH, tPHL = (0.90 ns/pF) CL + 80 ns tPLH, tPHL = (0.36 ns/pF) CL + 32 ns tPLH, tPHL = (0.26 ns/pF) CL + 27 ns All Other 2, 3, and 4 Input Gates tPLH, tPHL = (0.90 ns/pF) CL + 115 ns tPLH, tPHL = (0.36 ns/pF) CL + 47 ns tPLH, tPHL = (0.26 ns/pF) CL + 37 ns 8ґInput Gates (MC14068B, MC14078B) tPLH, tPHL = (0.90 ns/pF) CL + 155 ns tPLH, tPHL = (0.36 ns/pF) CL + 62 ns tPLH, tPHL = (0.26 ns/pF) CL + 47 ns tPLH, tPHL ns 5.0 10 15 5.0 10 15 5.0 10 15 -- -- -- -- -- -- -- -- -- 125 50 40 160 65 50 200 80 60 250 100 80 300 130 100 350 150 110 * The formulas given are for the typical characteristics only at 25_C. #Data labelled "Typ" is not to be used for design purposes but is intended as an indication of the IC's potential performance. 14 INPUT OUTPUT * CL VDD 20 ns INPUT tPHL OUTPUT INVERTING 90% 50% 10% tTHL tPLH 90% 50% 10% tTLH tPHL 90% 50% 10% tPLH VOH VOL VOH VOL 20 ns VDD 0V PULSE GENERATOR 7 VSS * All unused inputs of AND, NAND gates must be connected to VDD. All unused inputs of OR, NOR gates must be connected to VSS. OUTPUT NONґINVERTING tTLH tTHL

Figure 1. Switching Time Test Circuit and Waveforms

MOTOROLA CMOS LOGIC DATA

MC14001B 11

CIRCUIT SCHEMATIC NOR, OR GATES
MC14001B, MC14071B One of Four Gates Shown
VDD 1, 6, 8, 13 * 2, 5, 9, 12 3, 4, 10, 11 14 VDD

MC14025B, MC14075B One of Three Gates Shown
VSS * Inverter omitted in MC14001B 7 VSS 1, 3, 11 2, 4, 12 14 * VDD VDD

MC14002B, MC14072B One of Two Gates Shown
VDD 3, 9 8, 5, 13 2, 10 14 * VDD

VSS 9, 6, 10 VDD

7 VSS

VSS

* Inverter omitted in MC14025B

VSS

1, 13

5, 11 4, 12

SAME AS ABOVE 7 * Inverter omitted in MC14002B VDD 2 3 VSS

MC14078B Eight Input Gate

14 VSS SAME AS ABOVE SAME AS ABOVE SAME AS ABOVE

VDD

4 5 9 10 11 12

13

7

VSS

MC14001B 12

MOTOROLA CMOS LOGIC DATA

CIRCUIT SCHEMATIC NAND, AND GATES
MC14011B, MC14081B One of Four Gates Shown
14 * VDD

MC14023B, MC14073B One of Three Gates Shown
VDD 2, 5, 9, 12 1, 6, 8, 13

3, 4, 10, 11

7 VSS * Inverter omitted in MC14011B 2, 4, 12 1, 3, 11

14

VDD

VSS VDD

* 9, 6, 10

8, 5, 13 7 VSS * Inverter omitted in MC14023B VSS

MC14012B, MC14082B One of Two Gates Shown
VDD

14 VDD

MC14068B Eight Input Gate

VDD

2, 10 * 3, 9 VSS 4, 12 5, 11 SAME AS ABOVE * Inverter omitted in MC14012B 7 1, 13

VDD 2 3 VSS 5 4 SAME AS ABOVE

VSS

14 VSS 9 10 11 12 SAME AS ABOVE SAME AS ABOVE VDD

VDD

13

7 VSS VSS

MOTOROLA CMOS LOGIC DATA

MC14001B 13

TYPICAL BґSERIES GATE CHARACTERISTICS
NґCHANNEL DRAIN CURRENT (SINK)
5.0 ґ 10 ґ 9.0 ID , DRAIN CURRENT (mA) ID , DRAIN CURRENT (mA) 4.0 TA = ґ 55╟C ґ 40╟C + 85╟C + 25╟C 2.0 1.0 + 125╟C ґ 8.0 ґ 7.0 ґ 6.0 ґ 5.0 ґ 4.0 ґ 3.0 ґ 2.0 ґ 1.0 0 0 1.0 2.0 3.0 4.0 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc) 5.0 0 0 ґ 1.0 ґ 2.0 ґ 3.0 ґ 4.0 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc) ґ 5.0 + 85╟C ґ 40╟C + 25╟C TA = ґ 55╟C

PґCHANNEL DRAIN CURRENT (SOURCE)

3.0

+ 125╟C

Figure 2. VGS = 5.0 Vdc
20 18 ID , DRAIN CURRENT (mA) ID , DRAIN CURRENT (mA) 16 14 12 10 8.0 6.0 4.0 2.0 0 0 1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc) 9.0 10 TA = ґ 55╟C ґ 40╟C + 25╟C + 85╟C + 125╟C ґ 50 ґ 45 ґ 40 ґ 35 ґ 30 ґ 25 ґ 20 ґ 15 ґ 10 ґ 5.0 0 0

Figure 3. VGS = ґ 5.0 Vdc

TA = ґ 55╟C ґ 40╟C + 25╟C + 85╟C + 125╟C

ґ 1.0 ґ 2.0 ґ 3.0 ґ 4.0 ґ 5.0 ґ 6.0 ґ 7.0 ґ 8.0 ґ 9.0 ґ 10 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc)

Figure 4. VGS = 10 Vdc
50 45 40 ID , DRAIN CURRENT (mA) 35 30 25 20 15 10 5.0 0 0 2.0 4.0 6.0 8.0 10 12 14 16 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc) 18 20 + 125╟C TA = ґ 55╟C ґ 40╟C + 25╟C + 85╟C ID , DRAIN CURRENT (mA) ґ 100 ґ 90 ґ 80 ґ 70 ґ 60 ґ 50 ґ 40 ґ 30 ґ 20 ґ 10 0 0

Figure 5. VGS = ґ 10 Vdc

TA = ґ 55╟C ґ 40╟C + 25╟C + 85╟C + 125╟C

ґ 2.0 ґ 4.0 ґ 6.0 ґ 8.0 ґ 10 ґ 12 ґ 14 ґ 16 VDS, DRAINґTOґSOURCE VOLTAGE (Vdc)

ґ 18 ґ 20

Figure 6. VGS = 15 Vdc

Figure 7. VGS = ґ 15 Vdc

These typical curves are not guarantees, but are design aids. Caution: The maximum rating for output current is 10 mA per pin.

MC14001B 14

MOTOROLA CMOS LOGIC DATA

TYPICAL BґSERIES GATE CHARACTERISTICS (cont'd)
VOLTAGE TRANSFER CHARACTERISTICS

V out , OUTPUT VOLTAGE (Vdc)

5.0 4.0 3.0 2.0 1.0 0 0 1.0 2.0

SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR

V out , OUTPUT VOLTAGE (Vdc)

10 8.0 6.0 4.0 2.0 0 0 2.0 4.0

SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR

SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND

SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND

3.0 4.0 5.0 Vin, INPUT VOLTAGE (Vdc)

6.0 8.0 10 Vin, INPUT VOLTAGE (Vdc)

Figure 8. VDD = 5.0 Vdc

Figure 9. VDD = 10 Vdc

16 V out , OUTPUT VOLTAGE (Vdc) 14 12 10 8.0 6.0 4.0 2.0 0 0 2.0 4.0 6.0 8.0 10 Vin, INPUT VOLTAGE (Vdc) SINGLE INPUT NOR, OR MULTIPLE INPUT NAND, AND SINGLE INPUT NAND, AND MULTIPLE INPUT NOR, OR

DC NOISE MARGIN The DC noise margin is defined as the input voltage range from an ideal "1" or "0" input level which does not produce output state change(s). The typical and guaranteed limit values of the input values VIL and VIH for the output(s) to be at a fixed voltage VO are given in the Electrical Characteristics table. VIL and VIH are presented graphically in Figure 11. Guaranteed minimum noise margins for both the "1" and "0" levels = 1.0 V with a 5.0 V supply 2.0 V with a 10.0 V supply 2.5 V with a 15.0 V supply

Figure 10. VDD = 15 Vdc

Vout VO

VDD

Vout VO

VDD

VO VDD 0 VIL VIH Vin

VO VDD 0 VIL VSS = 0 VOLTS DC VIH Vin

(a) Inverting Function

(b) NonґInverting Function

Figure 11. DC Noise Immunity

MOTOROLA CMOS LOGIC DATA

MC14001B 15

OUTLINE DIMENSIONS
L SUFFIX CERAMIC DIP PACKAGE CASE 632ґ08 ISSUE Y
NOTES: 1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982. 2. CONTROLLING DIMENSION: INCH. 3. DIMENSION L TO CENTER OF LEAD WHEN FORMED PARALLEL. 4. DIMENSION F MAY NARROW TO 0.76 (0.030) WHERE THE LEAD ENTERS THE CERAMIC BODY. INCHES MIN MAX 0.750 0.785 0.245 0.280 0.155 0.200 0.015 0.020 0.055 0.065 0.100 BSC 0.008 0.015 0.125 0.170 0.300 BSC 0_ 15_ 0.020 0.040 MILLIMETERS MIN MAX 19.05 19.94 6.23 7.11 3.94 5.08 0.39 0.50 1.40 1.65 2.54 BSC 0.21 0.38 3.18 4.31 7.62 BSC 0_ 15_ 0.51 1.01

ґAґ
14 9

ґBґ
1 7

C

L

ґTґ
SEATING PLANE

K F D
14 PL

G 0.25 (0.010)
M

N J T A
S 14 PL

M 0.25 (0.010)
M

T B

S

DIM A B C D F G J K L M N

P SUFFIX PLASTIC DIP PACKAGE CASE 646ґ06 ISSUE L
14 8

B
1 7

NOTES: 1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE POSITION AT SEATING PLANE AT MAXIMUM MATERIAL CONDITION. 2. DIMENSION L TO CENTER OF LEADS WHEN FORMED PARALLEL. 3. DIMENSION B DOES NOT INCLUDE MOLD FLASH. 4. ROUNDED CORNERS OPTIONAL. DIM A B C D F G H J K L M N INCHES MIN MAX 0.715 0.770 0.240 0.260 0.145 0.185 0.015 0.021 0.040 0.070 0.100 BSC 0.052 0.095 0.008 0.015 0.115 0.135 0.300 BSC 0_ 10_ 0.015 0.039 MILLIMETERS MIN MAX 18.16 19.56 6.10 6.60 3.69 4.69 0.38 0.53 1.02 1.78 2.54 BSC 1.32 2.41 0.20 0.38 2.92 3.43 7.62 BSC 0_ 10_ 0.39 1.01

A F C N H G D
SEATING PLANE

L

J K M

MC14001B 16

MOTOROLA CMOS LOGIC DATA

OUTLINE DIMENSIONS
D SUFFIX PLASTIC SOIC PACKAGE CASE 751Aґ03 ISSUE F
ґAґ
14 8

ґBґ
1 7

P 7 PL 0.25 (0.010)
M

B

M

NOTES: 1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982. 2. CONTROLLING DIMENSION: MILLIMETER. 3. DIMENSIONS A AND B DO NOT INCLUDE MOLD PROTRUSION. 4. MAXIMUM MOLD PROTRUSION 0.15 (0.006) PER SIDE. 5. DIMENSION D DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.127 (0.005) TOTAL IN EXCESS OF THE D DIMENSION AT MAXIMUM MATERIAL CONDITION.

G C

R X 45 _

F

ґTґ
SEATING PLANE

D 14 PL 0.25 (0.010)
M

K T B
S

M A
S

J

DIM A B C D F G J K M P R

MILLIMETERS MIN MAX 8.55 8.75 3.80 4.00 1.35 1.75 0.35 0.49 0.40 1.25 1.27 BSC 0.19 0.25 0.10 0.25 0_ 7_ 5.80 6.20 0.25 0.50

INCHES MIN MAX 0.337 0.344 0.150 0.157 0.054 0.068 0.014 0.019 0.016 0.049 0.050 BSC 0.008 0.009 0.004 0.009 0_ 7_ 0.228 0.244 0.010 0.019

Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation consequential or incidental damages. "Typical" parameters which may be provided in Motorola data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including "Typicals" must be validated for each customer application by customer's technical experts. Motorola does not convey any license under its patent rights nor the rights of others. Motorola products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the Motorola product could create a situation where personal injury or death may occur. Should Buyer purchase or use Motorola products for any such unintended or unauthorized application, Buyer shall indemnify and hold Motorola and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that Motorola was negligent regarding the design or manufacture of the part. Motorola and are registered trademarks of Motorola, Inc. Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer. How to reach us: USA/EUROPE/Locations Not Listed: Motorola Literature Distribution; P.O. Box 20912; Phoenix, Arizona 85036. 1ґ800ґ441ґ2447 or 602ґ303ґ5454 MFAX: [email protected] ґ TOUCHTONE 602ґ244ґ6609 INTERNET: http://DesignґNET.com

JAPAN: Nippon Motorola Ltd.; TatsumiґSPDґJLDC, 6F SeibuґButsuryuґCenter, 3ґ14ґ2 Tatsumi KotoґKu, Tokyo 135, Japan. 03ґ81ґ3521ґ8315 ASIA/PACIFIC: Motorola Semiconductors H.K. Ltd.; 8B Tai Ping Industrial Park, 51 Ting Kok Road, Tai Po, N.T., Hong Kong. 852ґ26629298

MOTOROLA CMOS LOGIC DATA

*MC14001B/D*

MC14001B MC14001B/D 17