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STR73x
Microcontroller
Reference Manual
Rev. 1
September 2005
1
REFERENCE MANUAL
STR73x MICROCONTROLLER FAMILY
1 INTRODUCTION
This Reference Manual provides complete information for application developers on how to
use the STR73x Microcontroller memory and peripherals.
For Ordering Information, Mechanical and Electrical Device Characteristics please refer to
the STR73x Preliminary Data.
For information on programming, erasing and protection of the internal Flash memory
please refer to the STR7 Flash Programming Reference Manual
For information on the ARM7TDMI core please refer to the ARM7TDMI Technical Reference
Manual.
Related documents:
Available from www.arm.com:
ARM7TDMI Technical Reference Manual
Available from www.st.com:
STR73xF Preliminary Data
STR7 Flash Programming Reference Manual
Rev. 1
September 2005 2/349
This is preliminary information on a new product now in development. Details are subject to change without notice.
1
Table of Contents
1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
2 MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
2.1 Memory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
2.1.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16
2.1.2 Boot Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
2.1.3 RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
2.1.4 Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
2.2 Boot Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
2.2.1 SystemMemory Boot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
3 POWER, RESET AND CLOCKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
3.1 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
3.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
3.2.1 Reset Pin Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
3.2.2 LVD Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
3.3 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
3.3.1 RC Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
3.4 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4.1 Slow Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4.2 WFI Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4.3 LPWFI Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4.4 Halt Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
3.5 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
3.5.1 Register Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
3.5.2 Clock Source Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
3.5.3 Oscillator Frequency Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
3.5.4 MCLK Frequency Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
3.5.5 Clock Frequency Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
3.5.6 RC Oscillator Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
3.5.7 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
3.5.8 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
3.5.9 CMU Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
3.6 Power, Reset and Clock Control Unit (PRCCU) . . . . . . . . . . . . . . . . . . . . . .48
3.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
3.6.2 PLL Clock Multiplier Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49
3.6.3 Peripheral Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
3.6.4 RT Clock (fEXT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
3.6.5 Clock Configuration Reset State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
3.6.6 Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
3.6.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52
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1
Table of Contents
3.6.8 PRCCU Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
4 CONFIGURATION REGISTERS (CFG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
4.1 System Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
4.1.1 Configuration Register 0 (CFG_R0) . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
4.1.2 Configuration Register 1 (CFG_R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . .62
4.1.3 Device Identification Register (CFG_DIDR) . . . . . . . . . . . . . . . . . . . . . .63
4.2 External Interrupt Request Configuration Registers . . . . . . . . . . . . . . . . . .64
4.2.1 External Interrupt Trigger Event Register 0 (CFG_EITE0) . . . . . . . . . . .64
4.2.2 External Interrupt Trigger Event Register 1 (CFG_EITE1) . . . . . . . . . . .64
4.2.3 External Interrupt Trigger Event Register (CFG_EITE2) . . . . . . . . . . . .65
4.3 Peripheral Clock Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .66
4.3.1 Clock management in User Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
4.4 BSPI and UART Management in Emulation Mode . . . . . . . . . . . . . . . . . . . .73
4.4.1 Emulation Serial Protection Register (CFG_ESPR) . . . . . . . . . . . . . . . .73
4.5 CFG Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
5 Clock Tree Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
6 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
6.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
6.1.1 Input Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
6.1.2 Input Pull Up/Pull Down Configuration . . . . . . . . . . . . . . . . . . . . . . . . . .80
6.1.3 Output Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81
6.1.4 Alternate Function Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82
6.1.5 High impedance-Analog Input Configuration . . . . . . . . . . . . . . . . . . . . .83
6.2 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.2.1 I/O Port Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85
7 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86
7.1 Enhanced Interrupt Controller (EIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87
7.1.1 IRQ Interrupt Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
7.1.2 FIQ Interrupt Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
7.1.3 IRQ Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
7.1.4 Priority Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
7.1.5 Finite State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
7.1.6 Stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
7.1.7 EIC Interrupt Vectoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
7.1.8 EIC IRQ notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
7.2 FIQ mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
7.3 Register Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
7.4 Application note . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
7.4.1 Avoiding LR_sys and r5 registers content loss . . . . . . . . . . . . . . . . . . .100
7.4.2 Hints about subroutines used inside ISRs . . . . . . . . . . . . . . . . . . . . . .101
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1
Table of Contents
7.5 Interrupt latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
7.6 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
7.6.1 Interrupt Control Register (EIC_ICR) . . . . . . . . . . . . . . . . . . . . . . . . . .103
7.6.2 Current Interrupt Channel Register (EIC_CICR) . . . . . . . . . . . . . . . . .104
7.6.3 Current Interrupt Priority Register (EIC_CIPR) . . . . . . . . . . . . . . . . . . .105
7.6.4 Fast Interrupt Enable Register (EIC_FIER) . . . . . . . . . . . . . . . . . . . . .106
7.6.5 Fast Interrupt Pending Register (EIC_FIPR) . . . . . . . . . . . . . . . . . . . .108
7.6.6 Interrupt Vector Register (EIC_IVR) . . . . . . . . . . . . . . . . . . . . . . . . . . .108
7.6.7 Fast Interrupt Register (EIC_FIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
7.6.8 Interrupt Enable Register 0 (EIC_IER0) . . . . . . . . . . . . . . . . . . . . . . . .111
7.6.9 Interrupt Enable Register 1 (EIC_IER1) . . . . . . . . . . . . . . . . . . . . . . . .112
7.6.10 Interrupt Pending Register 0 (EIC_IPR0) . . . . . . . . . . . . . . . . . . . . . . .113
7.6.11 Interrupt Pending Register 1 (EIC_IPR1) . . . . . . . . . . . . . . . . . . . . . . .115
7.6.12 Source Interrupt Registers - Channel n (EIC_SIRn) . . . . . . . . . . . . . . .116
7.7 EIC Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
7.8 External Interrupt Pins INT[15:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
7.8.1 Edge-Triggered External Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . .119
7.8.2 Level-Triggered External Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . .119
7.9 Wake-Up Interrupt Unit (WIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
7.9.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
7.9.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122
7.9.3 Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
7.9.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
8 DMA CONTROLLER (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.2 DMA Controller Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.3 DMA Request Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
8.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
8.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136
8.6 DMA Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149
9 NATIVE BUS ARBITER (ARB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
9.1 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
9.1.1 Time-Out Register (ARB_TOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
9.1.2 Priority Register (ARB_PRIOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
9.1.3 Control Register (ARB_CTLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
10 WAKE-UP TIMER (WUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154
10.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154
10.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
10.3.1 Free-running Timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
5/349
Table of Contents
10.4 Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
10.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157
10.5.1 Wake-up Timer Control Register (WUT_CR) . . . . . . . . . . . . . . . . . . . .157
10.5.2 Wake-up Timer Prescaler Register (WUT_PR) . . . . . . . . . . . . . . . . . .157
10.5.3 Wake-up Timer Pre-load Value Register (WUT_VR) . . . . . . . . . . . . . .158
10.5.4 Wake-up Timer Counter Register (WUT_CNT) . . . . . . . . . . . . . . . . . .158
10.5.5 Wake-up Timer Status Register (WUT_SR) . . . . . . . . . . . . . . . . . . . . .158
10.5.6 Wake-up Timer Mask Register (WUT_MR) . . . . . . . . . . . . . . . . . . . . .159
10.6 WUT Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160
11 REAL TIME CLOCK (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
11.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
11.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
11.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
11.3.2 Free-running mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
11.3.3 Configuration mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162
11.4 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164
11.4.1 RTC Control Register High (RTC_CRH) . . . . . . . . . . . . . . . . . . . . . . .164
11.4.2 RTC Control Register Low (RTC_CRL) . . . . . . . . . . . . . . . . . . . . . . . .165
11.4.3 RTC Prescaler Load Register High (RTC_PRLH) . . . . . . . . . . . . . . . .167
11.4.4 RTC Prescaler Load Register Low (RTC_PRLL) . . . . . . . . . . . . . . . . .168
11.4.5 RTC Prescaler Divider Register High (RTC_DIVH) . . . . . . . . . . . . . . .168
11.4.6 RTC Prescaler Divider Register Low (RTC_DIVL) . . . . . . . . . . . . . . . .169
11.4.7 RTC Counter Register High (RTC_CNTH) . . . . . . . . . . . . . . . . . . . . . .169
11.4.8 RTC Counter Register Low (RTC_CNTL) . . . . . . . . . . . . . . . . . . . . . .169
11.4.9 RTC Alarm Register High (RTC_ALRH) . . . . . . . . . . . . . . . . . . . . . . . .170
11.4.10 RTC Alarm Register Low (RTC_ALRL) . . . . . . . . . . . . . . . . . . . . . . . .170
11.5 RTC Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171
12 WATCHDOG TIMER (WDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172
12.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172
12.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172
12.3.1 Free-running Timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172
12.3.2 Watchdog mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .173
12.4 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174
12.4.1 WDG Control Register (WDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .174
12.4.2 WDG Prescaler Register (WDG_PR) . . . . . . . . . . . . . . . . . . . . . . . . . .174
12.4.3 WDG Preload Value Register (WDG_VR) . . . . . . . . . . . . . . . . . . . . . .175
12.4.4 WDG Counter Register (WDG_CNT) . . . . . . . . . . . . . . . . . . . . . . . . . .175
12.4.5 WDG Status Register (WDG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .176
6/349
Table of Contents
12.4.6 WDG Mask Register (WDG_MR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176
12.4.7 WDG Key Register (WDG_KR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177
12.5 WDG Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177
13 TIMEBASE TIMER (TB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178
13.1 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178
13.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178
13.2.1 Free-running Timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179
13.3 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180
13.4 TB Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183
14 TIMER (TIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
14.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
14.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185
14.3.1 Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185
14.3.2 External Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187
14.3.3 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
14.3.4 Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
14.3.5 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190
14.3.6 Forced Compare Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192
14.3.7 One Pulse Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .193
14.3.8 Pulse Width Modulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .195
14.3.9 Pulse Width Modulation Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .198
14.4 Interrupt Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
14.4.1 Use of interrupt channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
14.5 DMA function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
14.6 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .202
14.6.1 Input Capture A Register (TIMn_ICAR) . . . . . . . . . . . . . . . . . . . . . . . .202
14.6.2 Input Capture B Register (TIMn_ICBR) . . . . . . . . . . . . . . . . . . . . . . . .202
14.6.3 Output Compare A Register (TIMn_OCAR) . . . . . . . . . . . . . . . . . . . . .202
14.6.4 Output Compare B Register (TIMn_OCBR) . . . . . . . . . . . . . . . . . . . . .203
14.6.5 Counter Register (TIMn_CNTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
14.6.6 Control Register 1 (TIMn_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
14.6.7 Control Register 2 (TIMn_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .205
14.6.8 Status Register (TIMn_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .206
14.7 TIM Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .207
15 PULSE WIDTH MODULATOR (PWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208
15.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208
15.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .209
15.3.1 PWM operating mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .209
7/349
Table of Contents
15.3.2 Formulas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .210
15.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .212
15.4.1 Prescaler 0 Register (PWMn_PRS0) . . . . . . . . . . . . . . . . . . . . . . . . . .212
15.4.2 Prescaler 1 Register (PWMn_PRS1) . . . . . . . . . . . . . . . . . . . . . . . . . .212
15.4.3 PWM Enable Register (PWMn_PEN) . . . . . . . . . . . . . . . . . . . . . . . . . .212
15.4.4 PWM Output Polarity Level Selection (PWMn_PLS) . . . . . . . . . . . . . .213
15.4.5 PWM Compare Period Interrupt (PWMn_CPI) . . . . . . . . . . . . . . . . . . .213
15.4.6 PWM Interrupt Mask Register (PWMn_IM) . . . . . . . . . . . . . . . . . . . . .213
15.4.7 PWM Output Duty Register (PWMn_DUT) . . . . . . . . . . . . . . . . . . . . . .214
15.4.8 PWM Output Period Register (PWMn_PER) . . . . . . . . . . . . . . . . . . . .214
15.5 PWM Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .215
16 CAN CONTROLLER (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .216
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .216
16.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217
16.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .218
16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
16.4.1 Software Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
16.4.2 CAN Message Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
16.4.3 Disabled Automatic Retransmission Mode . . . . . . . . . . . . . . . . . . . . . .220
16.4.4 Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .220
16.4.5 Silent Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221
16.4.6 Loop Back Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221
16.4.7 Loop Back combined with Silent Mode . . . . . . . . . . . . . . . . . . . . . . . . .222
16.4.8 Basic Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223
16.4.9 Software Control of CAN_TX Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223
16.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224
16.6 CAN Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
16.6.1 CAN Interface Reset State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
16.6.2 CAN Protocol Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
16.6.3 Message Interface Register Sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233
16.6.4 Message Handler Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243
16.7 CAN Communications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
16.7.1 Managing Message Objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
16.7.2 Message Handler State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
16.7.3 Configuring a Transmit Object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .251
16.7.4 Updating a Transmit Object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .251
16.7.5 Configuring a Receive Object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
16.7.6 Handling Received Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
16.7.7 Configuring a FIFO Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .253
16.7.8 Receiving Messages with FIFO Buffers . . . . . . . . . . . . . . . . . . . . . . . .253
8/349
Table of Contents
16.7.9 Handling Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .256
16.7.10 Configuring the Bit Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .257
17 I2C INTERFACE MODULE (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .268
17.1 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .268
17.2 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .269
17.2.1 Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .269
17.2.2 Communication Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .269
17.2.3 SDA/SCL Line Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
17.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272
17.3.1 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272
17.3.2 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274
17.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .278
17.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279
17.5.1 I2C Control Register (I2Cn_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279
17.5.2 I2C Status Register 1 (I2Cn_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . .280
17.5.3 I2C Status Register 2 (I2Cn_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . .282
17.5.4 I2C Clock Control Register (I2Cn_CCR) . . . . . . . . . . . . . . . . . . . . . . .284
17.5.5 I2C Extended Clock Control Register (I2Cn_ECCR) . . . . . . . . . . . . . .285
17.5.6 I2C Own Address Register 1 (I2Cn_OAR1) . . . . . . . . . . . . . . . . . . . . .285
17.5.7 I2C Own Address Register 2 (I2Cn_OAR2) . . . . . . . . . . . . . . . . . . . . .286
17.5.8 I2C Data Register (I2Cn_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
17.6 I2C Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288
18 BUFFERED SPI (BSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
18.1 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
18.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
18.2.1 BSPI Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .290
18.2.2 BSPI Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .291
18.2.3 Transmit FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
18.2.4 Receive FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
18.2.5 Start-up Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
18.2.6 Clocking problems and clearing of the shift-register . . . . . . . . . . . . . . .295
18.2.7 Interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .295
18.2.8 DMA Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .295
18.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .297
18.3.1 BSPI Control/Status Register 1 (BSPIn_CSR1) . . . . . . . . . . . . . . . . . .297
18.3.2 BSPI Control/Status Register 2 (BSPIn_CSR2) . . . . . . . . . . . . . . . . . .299
18.3.3 BSPI Control/Status Register 3 (BSPIn_CSR3) . . . . . . . . . . . . . . . . . .301
18.3.4 BSPI Master Clock Divider Register (BSPIn_CLK) . . . . . . . . . . . . . . .303
18.3.5 BSPI Transmit Register (BSPIn_TXR) . . . . . . . . . . . . . . . . . . . . . . . . .303
18.3.6 BSPI Receive Register (BSPIn_RXR) . . . . . . . . . . . . . . . . . . . . . . . . .304
9/349
Table of Contents
18.4 BSPI Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .305
19 UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
19.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
19.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307
19.3.1 Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308
19.3.2 Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309
19.3.3 Timeout Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .310
19.3.4 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311
19.3.5 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .312
19.3.6 Using the UART Interrupts when FIFOs are Disabled . . . . . . . . . . . . .313
19.3.7 Using the UART Interrupts when FIFOs are Enabled . . . . . . . . . . . . . .314
19.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315
19.4.1 UART BaudRate Register (UARTn_BR) . . . . . . . . . . . . . . . . . . . . . . .315
19.4.2 UART TxBuffer Register (UARTn_TxBUFR) . . . . . . . . . . . . . . . . . . . .315
19.4.3 UART RxBuffer Register (UARTn_RxBUFR) . . . . . . . . . . . . . . . . . . . .316
19.4.4 UART Control Register (UARTn_CR) . . . . . . . . . . . . . . . . . . . . . . . . . .317
19.4.5 UART IntEnable Register (UARTn_IER) . . . . . . . . . . . . . . . . . . . . . . .318
19.4.6 UART Status Register (UARTn_SR) . . . . . . . . . . . . . . . . . . . . . . . . . .319
19.4.7 UART Timeout Register (UARTn_TOR) . . . . . . . . . . . . . . . . . . . . . . . .321
19.4.8 UART TxReset Register (UARTn_TxRSTR) . . . . . . . . . . . . . . . . . . . .321
19.4.9 UART RxReset Register (UARTn_RxRSTR) . . . . . . . . . . . . . . . . . . . .321
19.5 UART Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
20 A/D CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323
20.1 Main Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323
20.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323
20.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
20.3.1 Start of Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
20.3.2 Start of Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
20.3.3 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
20.3.4 Input Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326
20.3.5 Analog Clock Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326
20.3.6 Injected conversion chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328
20.3.7 Analog watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328
20.3.8 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
20.3.9 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
20.3.10 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
20.3.11 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
20.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
20.4.1 ADC Data Register (ADC_Dx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
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Table of Contents
20.4.2 Control Logic Register 0 (ADC_CLR0) . . . . . . . . . . . . . . . . . . . . . . . . .331
20.4.3 Control Logic Register 1 (ADC_CLR1) . . . . . . . . . . . . . . . . . . . . . . . . .332
20.4.4 Control Logic Register 2 (ADC_CLR2) . . . . . . . . . . . . . . . . . . . . . . . . .333
20.4.5 Control Logic Register 3 (ADC_CLR3) . . . . . . . . . . . . . . . . . . . . . . . . .334
20.4.6 Control Logic Register 4 (ADC_CLR4) . . . . . . . . . . . . . . . . . . . . . . . . .334
20.4.7 Threshold Registers A (ADC_TRA0 ..3) . . . . . . . . . . . . . . . . . . . . . . . .335
20.4.8 Threshold Registers B (ADC_TRB0 ..3) . . . . . . . . . . . . . . . . . . . . . . . .335
20.4.9 DMA Channel Enable Register (ADC_DMAR) . . . . . . . . . . . . . . . . . . .336
20.4.10 DMA Global Enable Register (ADC_DMAE) . . . . . . . . . . . . . . . . . . . .336
20.4.11 Pending Bit Register (ADC_PBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336
20.4.12 Interrupt Mask Register (ADC_IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . .338
20.5 ADC Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .341
21 APB BRIDGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .342
21.1 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .342
21.2 APB Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .346
22 JTAG INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
22.1 Pins and Reset status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
23 REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .348
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Index
Index of Registers CANn_TESTR ......................................... 231
CANn_TxRnR .......................................... 244
CFG_DIDR ................................................. 63
A CFG_EITE0 ................................................ 64
CFG_EITE1 ................................................ 64
ADC_CLR0 ............................................... 331 CFG_EITE2 ................................................ 65
ADC_CLR1 ............................................... 332 CFG_ESPR ................................................ 73
ADC_Dx .................................................... 331 CFG_PCGR0 ............................................. 66
APBn_BSR ............................................... 342 CFG_PCGR1 ............................................. 68
APBn_OMR .............................................. 344 CFG_PCGRB0 .......................................... 69
APBn_TOER ............................................ 345 CFG_PCGRB1 .......................................... 70
APBn_TOR............................................... 343 CFG_PECGR0 .......................................... 71
ARB_CTLR ............................................... 152 CFG_PECGR1 .......................................... 72
ARB_PRIOR ............................................ 151 CFG_R0 ...................................................... 61
ARB_TOR ................................................. 151 CFG_R1 ...................................................... 62
CFG_TIMSR .............................................. 70
B CMU_CTRL ................................................ 41
CMU_EOCV ............................................... 46
BSPIn_CLK .............................................. 303 CMU_FDISP .............................................. 39
BSPIn_CSR1 ........................................... 297 CMU_FRH .................................................. 40
BSPIn_CSR2 ........................................... 299 CMU_FRL ................................................... 40
BSPIn_CSR3 ........................................... 301 CMU_IM ...................................................... 45
BSPIn_RXR.............................................. 304 CMU_IS ...................................................... 44
CMU_RCCTL ............................................. 39
C CMU_STAT ................................................ 43
CMU_WE .................................................... 46
CANn_BRPR ........................................... 232
CANn_BTR ............................................... 231 D
CANn_CR ................................................. 227
CANn_ERR .............................................. 230 DMAn_CLR .............................................. 145
CANn_IDR ................................................ 243 DMAn_CTRL3 ......................................... 139
CANn_IFn_A1R ....................................... 237 DMAn_CTRLx .......................................... 137
CANn_IFn_A2R ....................................... 238 DMAn_DECURRHx ................................ 142
CANn_IFn_CMR ..................................... 235 DMAn_DECURRLx ................................. 142
CANn_IFn_CRR ...................................... 234 DMAn_DESTHx....................................... 137
CANn_IFn_DAnR .................................... 238 DMAn_DESTLx ....................................... 136
CANn_IFn_DBnR .................................... 238 DMAn_MASK ........................................... 144
CANn_IFn_M1R ...................................... 237 DMAn_MAXx ........................................... 137
CANn_IFn_M2R ...................................... 237 DMAn_SOCURRHx ................................ 141
CANn_IFn_MCR ..................................... 238 DMAn_SOCURRLx ................................ 141
CANn_IPnR .............................................. 245 DMAn_SOURCEHx ................................ 136
CANn_MVnR ........................................... 246 DMAn_SOURCELx ................................. 136
CANn_NDnR ............................................ 244 DMAn_STATUS ...................................... 146
CANn_SR ................................................. 228 DMAn_TCNTx ......................................... 143
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1
Index
PWMn_PER ............................................. 214
E PWMn_PLS .............................................. 213
PWMn_PRS0 ........................................... 212
EIC_CICR ................................................. 104 PWMn_PRS1 ........................................... 212
EIC_CIPR ................................................. 105
EIC_FIER.................................................. 106 R
EIC_FIPR.................................................. 108
EIC_FIR .................................................... 110 RTC_ALRH .............................................. 170
EIC_ICR .................................................... 103 RTC_ALRL ............................................... 170
EIC_IER0 .................................................. 111 RTC_CNTH .............................................. 169
EIC_IER1 .................................................. 112 RTC_CNTL ............................................... 169
EIC_IPR0 .................................................. 113 RTC_CRH ................................................ 164
EIC_IPR1 .................................................. 115 RTC_CRL ................................................. 165
EIC_IVR .................................................... 108 RTC_DIVH................................................ 168
EIC_SIRn .................................................. 116 RTC_DIVL ................................................ 169
RTC_PRLH .............................................. 167
I RTC_PRLL ............................................... 168
I/O Port Register T
PC0 ...................................................... 84
PC1 ...................................................... 84 TBn_CNT .................................................. 181
PC2 ...................................................... 84 TBn_CR .................................................... 180
PD ........................................................ 85 TBn_MR .................................................... 182
I2C_CCR .................................................. 284 TBn_PR .................................................... 180
I2C_CR ..................................................... 279 TBn_SR .................................................... 182
I2C_DR ..................................................... 287 TBn_VR .................................................... 181
I2C_ECCR ................................................ 285 TIMn_CNTR ............................................. 203
I2C_OAR1 ................................................ 285 TIMn_CR1 ................................................ 203
I2C_OAR2 ................................................ 286 TIMn_CR2 ................................................ 205
I2C_SR1 ................................................... 280 TIMn_ICAR ............................................... 202
I2C_SR2 ................................................... 282 TIMn_ICBR ............................................... 202
TIMn_OCAR............................................. 202
P TIMn_OCBR............................................. 203
TIMn_SR ................................................... 206
PRCCU_ CCR ........................................... 52
PRCCU_CFR ............................................. 55 U
PRCCU_PLLCR ........................................ 57
PRCCU_RTCPR ....................................... 59 UART_BR ................................................. 315
PRCCU_SMR ............................................ 58 UART_CR ................................................. 317
PRCCU_VRCTR ....................................... 53 UART_IER ................................................ 318
PWMn_CPI............................................... 213 UART_RxBUFR....................................... 316
PWMn_DUT ............................................. 214 UART_SR ................................................. 319
PWMn_IM ................................................. 213 UART_TOR .............................................. 321
PWMn_PEN ............................................. 212 UART_TxBUFR ....................................... 315
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1
Index
UART_TxRSTR ....................................... 321 WIU_INTR ................................................ 128
WIU_MR.................................................... 127
W WIU_PR .................................................... 129
WIU_TR .................................................... 128
WDG_CNT................................................ 175 WUT_CNT ................................................ 158
WDG_CR .................................................. 174 WUT_CR................................................... 157
WDG_KR .................................................. 177 WUT_MR .................................................. 159
WDG_MR.................................................. 176 WUT_PR ................................................... 157
WDG_PR .................................................. 174 WUT_SR ................................................... 158
WDG_SR .................................................. 176 WUT_VR ................................................... 158
WDG_VR .................................................. 175
WIU_CTRL ............................................... 125
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1
STR73xF MICROCONTROLLER - MEMORY
2 MEMORY
2.1 Memory Organization
Program memory, data memory, registers and I/O ports are organized within the same linear
address space of 4 GBytes.
The bytes are treated in memory as being in Little Endian format. The lowest numbered byte
in a word is considered the word's least significant byte and the highest numbered byte the
most significant.
Figure 1 on page 16 shows the STR73x Memory Map in Boot mode 1 after reset. For the
detailed mapping of peripheral registers, please refer to the related chapters.
The addressable memory space is divided into 8 main blocks, selected by the three most
significant bits of the memory address bus A[31:0]:
000 = Boot Memory
001 = Reserved
010 = System Configuration Registers (CFG)
011 = Reset and Clock Control Unit (PRCCU)
100 = Flash Memory
101 = RAM Memory
110 = Reserved
111 = APB Bridges including Enhanced Interrupt Controller
STR73x devices have no external memory interface. All memory spaces that are not
allocated to on-chip memories and peripherals are considered "reserved".
Most reserved memory spaces (gray shaded areas in the Figure 1 on page 16) are
protected from access by user code. When an access this memory space is attempted, an
ABORT signal is generated. Depending on the type of access, the ARM processor will enter
"prefetch abort" state (Exception vector 0x0000_000C) or "data abort" state (Exception
vector 0x0000_0010). It is up to the application software to manage these abort exceptions.
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1
STR73xF MICROCONTROLLER - MEMORY
2.1.1 Memory Map
Figure 1. Memory Map
Addressable Memory Space APB Memory Space
4 Gbytes 32 Kbytes
0xFFFF FFFF 0xFFFF FFFF
APB TO ARM7
BRIDGE 32K EIC 1K
0xFFFF 8000 0xFFFF FC00
0xFFFF FBFF
ADC 1K
0xFFFF F800
7 0xFFFF
0xFFFF
F7FF
F600 CMU
1K
0xFFFF F400 RTC
0xFFFF F3FF
FLASH Memory Space DMA 0-3 1K
0xE000 0000 0xFFFF F000
0xDFFF FFFF
64K/128/256 Kbytes 0xFFFF EFFF
TIM 4 1K
0xFFFF EC00
0xFFFF EBFF
0x8010 DFFF
System Memory TIM 3 1K
8K 0xFFFF E800
6 0x8010 C000 0xFFFF E7FF
0x8010 0017 Flash registers TIM 2 1K
0x8010 0000 20B 0xFFFF E400
0xFFFF E3FF
BSPI 2 1K
0xC000 0000 0xFFFF E000
0xBFFF FFFF 0xFFFF DFFF
BSPI 1 1K
0xFFFF DC00
0xFFFF DBFF
BSPI 0 1K
0xFFFF D800
5 0xFFFF D7FF
GP I/O 0-6 1K
0xFFFF D400
0xFFFF D3FF
0xA000 3FFF
RAM 16K PWM 0-5 1K
0xA000 0000 0xFFFF D000
0x9FFF FFFF 0xFFFF CFFF
CAN 2 1K
0xFFFF CC00
0xFFFF CBFF
CAN 1 1K
0xFFFF C800
4 0xFFFF C7FF
CAN 0 1K
0xFFFF C400
0xFFFF C3FF
0x8010 0017
FLASH 64K/128K/256K APB BRIDGE 1 REGS 1K
0x8000 0000 0xFFFF C000
0x7FFF FFFF 0xFFFF BFFF
reserved 1K
0xFFFF BC00
0xFFFF BBFF
WAKEUP 1K
0xFFFF B800
3 0xFFFF B7FF
reserved 1K
0xFFFF B400
0xFFFF B3FF
0x6000 03FF
PRCCU 1K TIM 5-9 1K
0x6000 0000 0x8003 FFFF 0xFFFF B000
0x5FFF FFFF 0xFFFF AFFF
TIM 1 1K
B0F7(2) 64K 0xFFFF AC00
0